我在使用VHDL-2008中的to_01转换函数时出现了一些意外的行为。我的预期是，可以清楚地解释为高或低的向量位分别映射到‘1’和‘0’。剩余的矢量位应转换为‘0’位。 但是，使用下面描述的代码，我将整个向量转换为全‘0’。

此行为正确吗？或者这是模拟器软件(ALDEC Riviera-PRO)中的错误？

有没有符合我期望的IEEE函数，或者我必须编写自己的函数才能实现？

library ieee;
use ieee.std_logic_1164.all;

entity test_to_01 is
end entity test_to_01;

architecture rtl of test_to_01 is
    signal s_test_in    : std_logic_vector(8 downto 0)  := "UX01ZWLH-";
    signal s_test_out   : std_logic_vector(8 downto 0);
begin
    s_test_out  <=  to_01(s_test_in);
end architecture rtl;

推荐答案

观察到的行为是正确的行为。下面是关于这方面的一些历史记录。

在2008年，我们将所有强度降低操作传播到所有STD_LOGIC系列包。不管是好是坏，TO_01的历史实现来自NUMERIC_STD，其实现方式与现在完全相同。以下是我在网上找到的一个较旧的实现：

function TO_01(S : SIGNED ; xmap : STD_LOGIC:= '0') return SIGNED is
variable RESULT: SIGNED(S'length-1 downto 0);
variable bad_element : boolean := FALSE;
alias xs : SIGNED(s'length-1 downto 0) is S;
begin
  for i in RESULT'range loop
    case xs(i) is
      when '0' | 'L' => RESULT(i):='0';
      when '1' | 'H' => RESULT(i):='1';
      when others => bad_element := TRUE;
      end case;
    end loop;
  if bad_element then
    assert NO_WARNING
      report "numeric_std.TO_01: Array Element not in {0,1,H,L}"
      severity warning;
    for i in RESULT'range loop
      RESULT(i) := xmap;        -- standard fixup
      end loop;
    end if;
  return RESULT;
  end TO_01;

VHDLWG的主要指令之一是不破坏旧代码。在这种情况下，此目标似乎提出了一个可能不太可取的实现。

如果您想要一些不同的东西，您可以随时将其提交到标准的下一次修订中。它必须有一个不同的名字。请注意，我们目前正在完成VHDL-2018，所以这将是之后的修订。